简介

通过改进和优化设计与制造的各个方面，半导体行业已经能够实现 IC 能力的巨大进步。可测试性设计 (DFT)包括从将测试逻辑插入 RTL 中到现场退货失效分析的一切内容，是半导体业务成功的重要组成部分。如果没有有效的 DFT 策略，公司将难以满足市场对 DFT 集成、缺陷检测以及制造工艺／良率改进的巨大需求。这些需求中的任何一项都会干扰产品在市场上的生存能力。此外，DFT 在产品生命周期管理中的作用越来越大，而且对于某些产品，DFT 是系统功能需求的一部分。为了在半导体行业中保持竞争力，公司需要与低风险、值得信赖、有可靠业绩记录（即与合作伙伴共同开发适用于各种设计流程的可扩展技术）的 DFT 解决方案提供商合作。通过与合作伙伴一起全力应对此类挑战，Tessent 成为了遥遥领先的市场领导者和 “安全之选” 的 DFT 解决方案提供商。我们在整个半导体生态系统中的牢固合作伙伴关系也使Mentor 处于有利位置，来继续发展 DFT 技术以满足未来需求。

在当今市场上，公司需要利用一些基本 DFT 能力来保持竞争力。基本的 DFT 需求包括：

   • 采用最有效的技术来检测制造缺陷

   • 实施能够有效集成到各种通用设计流程和系统功能需求中的解决方案

   • 利用 DFT 和生产测试结果提高良率，这会直接影响量产时间和盈利能力。

好的工程师基于坚实的数据做出决策。本文介绍了研究与开发的最重要领域，正是它们使得半导体公司能够生产出具有竞争力的产品。文章将展示如何将这些解决方案应用于当今一些最具挑战性的设计，例如：需要层次化即插即用方法的超大型人工智能 (AI) 处理器，以及需要极高制造测试质量和系统内测试能力的汽车应用。

检测缺陷

DFT 的核心功能是捕获所制造硅片中的缺陷，确保零件置于系统内后会按设计运行。缺陷覆盖率是制造测试可以检测到的所有可能缺陷的百分比，可以用一个众所周知的公式表示（Williams，1981），以根据工艺良率来预测缺陷等级：

 缺陷等级 = 1 – 良率(1 - 缺陷覆盖率)

缺陷等级通常用每百万件产品的不合格数 (DPPM) 来表示。如果您未能检测出有缺陷的产品，并且交付了过多不合格零件，您的整个业务都会受到影响。表 1 显示，即使达到 99% 的缺陷覆盖率，不同的制造工艺良率也会极大地影响 DPPM 率。达到 99% 的缺陷覆盖率听起来可能不错。但从表 1 可以看出，即使对于 90% 良率的成熟工艺，99% 的缺陷覆盖率也会导致 DPPM 超过 1000。对于当今的许多汽车和功能安全产品，如此高的 DPPM 率是无法接受的。在相同的 90% 工艺良率下，缺陷覆盖率需分别达到 99.9% 和99.99%，DPPM 才能分别达到 100 和 10。

表 2 显示了当工艺良率为 80% 时，不同的缺陷覆盖率如何影响 DPPM。

尽管 Williams 公式使得预测 DPPM 率看起来非常简单，但实际上，由于很难确切知道这些变量，应用该公式是很困难的。缺陷覆盖率涉及全部的潜在缺陷类型，它包括固定、转换延迟、路径延迟、IDDQ、桥接、单元感知等已知的故障模型。单元感知故障模型已经开发了 15 年以上，可以有效执行基于缺陷的故障建模，以检测技术单元内的潜在缺陷。关于该技术对实际产品的价值，以及对 DPPM 的巨大影响，行业领先企业已经发表了许多文献，包括 AMD（Hapke，2014）。

最近，“汽车级” ATPG 的进步被继续开发，用于增强单元感知测试，并提供新型桥接、开路、单元感知时序感知（图 1）和相邻单元测试。Intel（Howell，2018）和 ON Semiconductor（Maxwell，2017）已发表硅片结果，表明单元感知测试和新型汽车级 ATPG 具有重要价值。一些读者可能会认为，这些新型测试向量针对的是特殊情况或汽车级 DPPM 要求。然而，凭借 1000+ DPPM 范围内的独特硅片检测结果，许多公司已经对单元感知测试进行了标准化，不再应用固定或转换测试向量。

存储器内建自测试 (BIST) 用于检测嵌入式存储器及其接口逻辑中的故障。存储器 BIST 的最大挑战不是新技术或新型存储器，而是业界倾向获得更多片上存储能力的趋势——如今远远超过嵌入式 SRAM 的 Gbit范围，涵盖远超过 10,000 个存储器实例。对于具有大量存储器实例的设计，为了管理存储器 BIST DFT，最好用层次化 DFT 方法来实现。针对这种规模的设计，层次化 DFT 需要完全自动化的解决方案，所有参数（测试时间、面积消耗、功耗等）都应该能接受一般用户指令。此外，对每个存储器 BIST 控制器的（移位）访问时间，尤其是访问失效数据以对存储器测试失败进行批量诊断，已成为存储器 BIST DFT 规划的重要组成部分。

Tessent 与 IC 设计人员和存储器供应商紧密合作，不断在最新技术和存储器设计上验证 Mentor 的存储器BIST 解决方案。因此，我们的标准库算法持续提供最高级别的缺陷检测。存储器 BIST 功能内置了相当大的灵活性，支持对不同样式的存储器设计使用定制算法。几乎每个设计都包含可修复存储器，因此内建修复分析 (BIRA) 和内建自修复 (BISR) 在设计中被广泛采用，甚至在系统内被采用。

赋能技术

为达到可接受的缺陷率，需要针对各类缺陷使用不同的故障模型，但这要付出实际成本。以 2001-2002 年开发的 130 nm 工艺对 DFT 的影响为例。它引入了一种新工艺和新材料（铜），导致缺陷只有在高速运行时才能看到。在那之前，固定故障的高覆盖率被认为是充分的测试。但随着出现这些新的高速缺陷，突然间必须使用转换延迟故障模型来执行高速测试，有时还要使用路径延迟来执行。结果，测试向量数目激增，导致测试成本大增，因为需要更多制造测试设备来满足需求。

正是在这个时候，Tessent TestKompress 首次引入了嵌入式压缩技术（Rajski，2004），支持以更少的测试机存储器测试更多的测试向量。由于摩尔定律使设计规模不断扩大，而且新技术产生了新的缺陷类型而需要更多测试向量，因此 TestKompress 压缩水平的提高一直是开发的重点。根据 Broadcom 发表的文章（Konuk，2015），引入特殊测试点通常将测试向量规模显著缩小 5 倍，这有助于控制不断增长的测试向量数。纳入 LBIST 用于系统内测试，以及 MBIST 用于高质量存储器测试，对于需要这些的设计至关重要。

利用 DFT 提高良率

减少失效芯片的数量并提高制造工艺的可靠性会给业务带来直接影响。但是，要实现目标并不容易。挑战包括不断扩大的设计规模、不断缩短的上市时间以及新工艺节点带来的新缺陷类型和行为。

将芯片交付给客户之前，会使用结构化测试向量来检测失效芯片，失效测试得到的数据可提供关于芯片失效机制的有价值信息，利用这些信息可以更快速地提高良率。拥有制造设施的公司、纯晶圆代工厂和无晶圆厂半导体公司通常会对失效扫描测试数据进行彻底分析，称为扫描诊断。

扫描诊断会产生一组缺陷怀疑点和高度局部化的缺陷位置，它们是该芯片扫描测试失败的原因所在。此详细信息可提高用于验证缺陷机制的物理失效分析 (PFA) 的成功率。Tessent Diagnosis 已被成功用于指导PFA 过程以找到根本原因机制。GLOBALFOUNDRIES 报告称，采用这种方法使分辨率提高了 10 倍以上（Benware，2012）。

要分析和解决一个良率问题，意味着不仅要了解单个芯片的失效／缺陷机制，还要了解整个芯片群体的失效机制。这群失效芯片可能涉及多个晶圆或批次。通过扫描诊断了解限制良率的因素会带来竞争优势，从而提高盈利能力。

许多公司积极使用批量扫描诊断来实现良率爬升，并提高成熟工艺技术的良率。对于大批量产品，即使很小的良率提升也很有价值。现在，许多公司使用先进的统计分析工具来分析整个批次群体和／或晶圆群体的批量扫描诊断结果。经过多年研究，并通过与无晶圆厂半导体制造商、晶圆代工厂和集成器件制造商合作，Mentor 开发出根本原因反卷积 (RCD) 技术——这是一种非监督的机器学习算法，可在有噪声的情况下根据批量诊断结果估算缺陷帕累托图。

在较新的工艺节点中，前道工序 (FEOL) 中的缺陷通常是缺陷分布的主要部分。实施新制造工艺的公司必须迅速确定良率限制因素，尤其是当其与特定单元的版图或几何形状相关时。利用针对单元感知测试创建的数据，Tessent Diagnosis 可以指出标准单元内部的缺陷位置和类型。当使用单元感知诊断时，Tessent YieldInsight 生成的缺陷帕累托图可以有前道工序 (FEOL) 或后道工序 (BEOL) 的根本原因（Tang，2019）。

减少良率异常周期也可能影响盈利能力。拥有设计的无晶圆厂客户可以持续生成批量诊断结果，分析这些结果，并将其与 PFA 结果相关联。这些批量扫描诊断结果可用来跟踪随时间变化的缺陷帕累托图。晶圆代工厂还可以利用从批量扫描诊断得到的缺陷帕累托图结果，将其与其他数据源相关联，以了解异常的来源。这种协作方法可以加快异常问题的解决，缩短周转时间。

DFT 方法的进展

随着设计规模的增加，设计流程变得更加层次化，所创建的设计内核在整个物理设计中都具有完整的功能。然后，完成的模块实例化到芯片的顶层中。尝试利用人工步骤，继续进行完整扁平 ATPG 或分区式做法的公司，遭遇了产品上市时间的严重延迟。将设计分成更小的部分，使得物理实现更容易被设计人员和自动化工具加以管理。

层次化 DFT 还允许您利用具有许多相同实例化的内核，这在许多 AI 设计中都可以看到。所有设计工作都进入到一个实例中，然后可以根据需要进行多次实例化。DFT 还受益于类似分而治之的方法，该方法与其余设计流程一致，可解决大型设计中的相同问题。Tessent 层次化 DFT 的引入，使得物理设计模块不仅可以在功能上是完整的，而且 DFT 也是完整的。这种方法需要一些关键技术，例如：用于分离内核的内核隔离，用于减少机器存储器消耗的灰盒模型生成，以及用于复用内核级别生成的测试向量的测试向量重定向。

改用层次化 DFT 后，DFT 的各个方面都显示大幅改善。Amazon 解释了层次化 DFT 如何将其 DFT 工作从流片的关键路径中剥离出来（Trock，2016）。Samsung 在运行时间、测试向量数和计算资源方面的改善总

结在图 2 中（Shin，2019）。采用这种层次化 DFT 方法实现了一个数量级的改善。对于大型 SoC 设计，层次化 DFT 已成为标准做法。

统一的 DFT 环境

设计实践不断发展，一个日趋明显的趋势是将尽可能多的设计推到 RTL 阶段，因为当物理综合工具可以看到全部设计时，所产生的时序收敛结果会更好。DFT 一直被视为是偏后端任务，但向来都有必要在设计中添加更多 DFT 逻辑，例如 Tessent TestKompress，以应对测试挑战。随着 DFT 必然地进一步向上游迁移到 RTL 阶段，如下工作变得越来越重要：与前端设计流程合并，以可重复的流程管理这些任务，以及保持设计意识以促进下游集成。

当更多的内核、DFT 功能和复杂性已被集成到设计中，设计人员试图以简单、低风险且可重复的方式集成所有内容所要遭受的痛苦显而易见。使用 EDA 工具的用户可能认为 DFT产品都是单独构建的，必须在单个产品之外进行集成。过去确实如此，但现在不是。

为了帮助管理庞大而复杂的设计，Tessent 建立了一个平台，通过一个工具来控制所有内容。Tessent Connect 是近十年开发工作的成果，提供一个集成的 Tessent 平台。这个工具可以执行所有 DFT 操作，而每个 DFT 功能可以共享同一数据库并知晓其他 DFT 功能。因此，Tessent Connect 作为一个 “意图驱动” 的环境运作，可减少许多步骤并加快产品上市时间。用户可以在更高的抽象级别下工作。插入 DFT、创建测试向量以及在顶层集成 DFT 功能的挑战，全都在一个即插即用的环境中加以管理。如果没有这样的集成平台，公司将难以在 ATPG 期间管理 DFT 功能（例如 BIST），而且要经过许多步骤才能在顶层集成内核级别 DFT 和测试向量。

eSilicon 讨论了在复杂的下一代 ASIC 上实施 DFT 时 Tessent Connect 为他们带来的价值（Mentor，2019）。Broadcom 为了将 AI 设备等高级设计快速推向市场，采用了层次化 DFT 和 Tessent Connect，结果将实现时间缩短了 50%（Mentor，2020）。他们在美国华盛顿特区举办的 2019 年国际测试会议上介绍了这一重大优势。

高级 DFT 对半导体行业的必要性

某些技术领域不断突破工具和技术的界限。如今，AI 处理器设计规模通常非常大，由数以百计或千计的重复处理器阵列组成，并且需要很高的测试覆盖率。没有层次化 DFT 方法将任务细分，便无法进行管理。

覆盖率要求包括许多故障模型，这意味着嵌入式压缩也必须很激进。Graphcore 报告说，对于一个含 236 亿个晶体管的 AI 芯片，由于使用层次化 DFT，他们得以在不到三天的时间里便构建并运行逻辑 BIST、ATPG和存储器 BIST（Mentor 和 Graphcore，2019）。

由于必须满足功能安全应用要求和 ISO 26262 标准，汽车设计对质量的要求最为苛刻。对于设计汽车产品的公司而言，拥有强大的系统内测试能力至关重要。需要管理所有内建自测试 (BIST) 功能的测试，并非常快速地完成测试。Arm 与 Tessent 合作提供一个安全生态系统（Bush，2019），该系统建立在 Tessent MissionMode 控制器和新型 LBIST Observation Scan 技术基础之上，可将逻辑 BIST 测试时间减少到原来的1/5（Tyszer，2019）。

DFT 能力和实现不仅取决于 DFT 工具，还取决于与之相关的生态系统。Tessent 与合作伙伴紧密合作以开发基础性和可扩展的技术，Tessent 产品可在任何设计流程中工作。我们同时知道为客户提供一个坚实生态系统的重要性。因此，Tessent 与合作伙伴密切合作以提供如下生态系统：

   • Arm 单元感知库模型，用于单元感知测试和单元感知诊断（Gahdhi，2019）

   • Arm/Tessent 层次化参考流程，用于包含 Arm 内核的子系统（Press，2019）

   • Samsung 晶圆代工厂 SAFE 汽车和层次化参考流程

   • Teradyne 和 Advantest ATE-Connect 云端测试机访问

   • Teradyne 和 Advantest 1149.10 高速 IO (HSIO) 扫描测试

   • Tessent 还有很多其他参考流程；其中很多提供开源测试用例

结语

我们与业界领导者密切合作，精心开发出 Tessent 解决方案，提供可扩展的技术。尤其是提供了创建汽车级 ATPG 的能力和真正的层次化即插即用 DFT 平台，对许多公司来说是很重要的解决方案。旧的 DFT 方法对于当今存在的大量设计并不奏效。Tessent 平台旨在将所有 DFT 功能集成在一个工具和一个数据库下，并搭配通用的即插即用基础架构来集成模块和 DFT 功能。

作为市场领导者，Tessent 拥有比其他所有 EDA DFT 供应商加起来还要多的资源，这使得 Tessent 能和合作伙伴一起打造出具有前瞻性的功能。Tessent 小组与半导体设计和生产相关的所有领域的大多数领先企业展开合作。