新思科技3DIC Compiler平台缩短芯片封装协同设计实现系统的设计周转时间

加州山景城2020年10月9日 /美通社/ --

重点：

• 台积公司认证基于新思科技3DIC Compiler统一平台的CoWoS^®和InFO设计流程

• 3DIC Compiler可提高先进封装设计生产率

• 集成Ansys芯片封装协同分析解决方案，可实现可靠的签核和设计实时分析

新思科技（Synopsys, Inc., 纳斯达克股票代码：SNPS）近日宣布与台积公司合作，为先进封装解决方案提供经过认证的设计流程。这些解决方案使用新思科技3DIC Compiler产品，进行CoWoS^®-S （基于硅中介层的CoWoS）和InFO-R（基于高密度晶圆级RDL InFO）设计。3DIC Compiler为当今高性能计算、汽车电子和移动产品等应用场景所需的复杂多裸片系统提供了封装设计解决方案。

台积公司设计基础设施管理部门资深部长Suk Lee表示：“人工智能和5G网络等应用对高集成度、低功耗、小尺寸和快速产出的要求不断提升，推动了对先进封装技术的需求。台积公司创新的3DIC技术，例如CoWoS^®和InFO，以极具竞争力的成本为客户提供更强的功能和更高的系统性能，协助客户实现创新。我们与新思科技合作，为使用台积公司 CoWoS^®和InFO封装技术的客户提供经认证的解决方案，协助其高效快速完成功能化产品。”

新思科技3DIC Compiler解决方案提供了统一的芯片封装协同设计和分析环境，可在封装中创建最佳的2.5D/3D多裸片系统。该解决方案包括台积公司设计宏单元（MACRO）支持以及基于CoWoS^®技术的高密度中介层连接器自动布线等功能。对于基于RDL的InFO设计，通过自动DRC感知、全角度多层信号和电源/接地布线、电源/接地层创建和虚拟金属插入，以及对台积公司设计宏单元的支持，可将计划时间从数月缩短到几周。

对于CoWoS-S和InFO-R设计，需要在封装和整个系统的背景下分析裸片。裸片感知封装和封装感知裸片的电源完整性、信号完整性和热分析对于设计验证和签核至关重要。将Ansys的RedHawk^™系列芯片封装协同分析解决方案集成到3DIC Compiler可以满足这一关键需求，从而实现无缝分析和更快地收敛到最佳解决方案。通过优化设计冗余，客户可以实现更小尺寸的设计和更高的性能。

新思科技设计部门系统解决方案和生态系统支持高级副总裁Charles Matar表示：“新思科技与台积公司意识到我们的客户在使用多裸片解决方案打造新一代产品时所面临的设计挑战，我们的合作为共同客户提供了优化的实现路径。通过在统一的平台上提供本地实现的芯片中介层和扇出型布局、物理验证、协同仿真和分析能力，我们将助力客户实现当今复杂的芯片架构，满足设计封装要求，同时提高工作效率，加快设计周转时间。”

欲了解更多信息，请访问新思科技的3DIC Compiler网页www.synopsys.com/3DIC。

新思科技简介

新思科技（Synopsys, Inc. , 纳斯达克股票代码：SNPS）是众多创新型公司的 Silicon to Software™（“芯片到软件”）合作伙伴，这些公司致力于开发我们日常所依赖的电子产品和软件应用。作为全球第15大软件公司，新思科技长期以来一直是电子设计自动化（EDA）和半导体IP领域的全球领导者，并且在软件安全和质量解决方案方面也发挥着越来越大的领导作用。无论您是创建高级半导体的片上系统（SoC）设计人员，还是编写需要最高安全性和质量的应用程序的软件开发人员，新思科技都能够提供您所需要的解决方案，帮助您推出创新性的、高质量的、安全的产品。有关更多信息，请访问www.synopsys.com。